haku: @keyword skew / yhteensä: 2
viite: 1 / 2
« edellinen | seuraava »
| Tekijä: | Gomes Martins, David |
| Työn nimi: | Viivelukittuun silmukkaan perustuvan kellogeneraattorin suunnittelu ja toteutus |
| The design and utilization of a delay-locked loop based clock generator | |
| Julkaisutyyppi: | Diplomityö |
| Julkaisuvuosi: | 2009 |
| Sivut: | 6 + 72 Kieli: fin |
| Koulu/Laitos/Osasto: | Elektroniikan, tietoliikenteen ja automaation tiedekunta |
| Oppiaine: | Piiritekniikka (S-87) |
| Valvoja: | Halonen, Kari |
| Ohjaaja: | Åberg, Markku |
| Elektroninen julkaisu: | http://urn.fi/URN:NBN:fi:aalto-201203071314 |
| OEVS: | Sähköinen arkistokappale on luettavissa Aalto Thesis Databasen kautta.
Ohje Digitaalisten opinnäytteiden lukeminen Aalto-yliopiston Harald Herlin -oppimiskeskuksen suljetussa verkossaOppimiskeskuksen suljetussa verkossa voi lukea sellaisia digitaalisia ja digitoituja opinnäytteitä, joille ei ole saatu julkaisulupaa avoimessa verkossa. Oppimiskeskuksen yhteystiedot ja aukioloajat: https://learningcentre.aalto.fi/fi/harald-herlin-oppimiskeskus/ Opinnäytteitä voi lukea Oppimiskeskuksen asiakaskoneilla, joita löytyy kaikista kerroksista.
Kirjautuminen asiakaskoneille
Opinnäytteen avaaminen
Opinnäytteen lukeminen
Opinnäytteen tulostus
|
| Sijainti: | P1 Ark S80 | Arkisto |
| Avainsanat: | delay-locked loop DLL clock generator skew calibration skew timing jitter ADC AD-converter viivelukittu silmukka DLL kellogeneraattori ADC AD-muunnin viiveenkalibrointi viivevirhe ajoitusjitteri |
| Tiivistelmä (fin): | Tässä diplomityössä on esitetty korkean taajuuden kellogeneraattori joka perustuu viivelukitun silmukan topologiaan. Työ on osa Euroopan avaruusjärjestölle tehtyä tutkimusprojektia, jonka tarkoituksena oli suunnitella ja toteuttaa korkean kellotaajuuden analogia-digitaali (AD) -muunninmikropiiri. Toteutetun AD-muuntimen topologia on aikalomitettu rinnakkaisliukuhihna -tyyppinen, jossa muunnoksesta vastaavat 24 rinnakkaista liukuhihnayksikköä. Muuntimen nopeusvaatimukseksi asetettiin 2 GS/s näytteistysnopeus ja muunnoksen todelliseksi resoluutioksi 8 efektiivistä bittiä. Diplomityö käsittelee AD-muuntimen kellogeneraattorin suunnittelu- ja toteutusvaiheita sekä prosessoitujen mikropiirien mittauksia. Viivelukittuun silmukkaan perustuva kellogeneraattori tuottaa 24 tasavälein viivästettyä 78 MHz:n kellosignaalia AD-muuntimen rinnakkaisliukuhihnoille. Suunnittelussa on kiinnitetty erityistä huomiota kellosignaalien ajoitusjitterin sekä viivevirheiden minimointiin. Työn alkuosa käsittelee pääosin kellogeneraattorin suunnitteluun sekä toteutukseen liittyviä seikkoja. Lisäksi työssä on esitetty lyhyt katsaus AD-muunninten topologioista ja näihin vaikuttavista näytteistysilmiöistä. Työn loppuosassa tarkastellaan kellogeneraattoripiirin viimeisimmän version mittauksia sekä viiveenkalibrointia. Piirin lopulliset mittaustulokset määrittävät kellosignaaleiden ajoitusjitteriksi alle 1 ps ja maksimi viivevirheeksi noin 43 ps, joka on kalibroitavissa pois 0,5 ps tarkkuudella 8-bittisellä kalibrointilohkolla. Koska kellosignaalin virheitä ei aluksi kyetty määrittämään suoraan AD-muuntimen ulostulospektristä, jouduttiin signaalit mittaamaan testilevyiltä. Mittausjärjestelmän mitattavaan signaaliin lisäämän kohinan sekä muiden virheiden vuoksi voidaankin päätellä, että todelliset 24 kellosignaalia jotka kytkeytyvät AD-muuntimen rinnakkaisliukuhihnoille, ovat mitattuja testisignaaleja parempilaatuiset. Mikropiiri on toteutettu Austria Microsystemsin (AMS) 0,35 μm:n SiGe BiCMOS-prosessiteknologialla, mutta kellogeneraattorilohkossa on käytetty ainoastaan CMOS-teknologiaa. |
| Tiivistelmä (eng): | This master's thesis presents a high-speed clock generator based on a delay-locked loop (DLL) topology. The thesis is a part of the European space agency's (ESA) research project where an analog-to-digital (AD) -converter was designed and implemented. The topology of the implemented AD-converter is a time-interleaved based where the conversion is handled by its 24 interleaved pipeline stages. The resolution of the converter was designed to be 8 effective bits and the sampling speed 2 GS/s. The thesis presents the designing and implementation of the clock generator that is designed for the target AD-converter. The delay-locked loop based clock generator generates 24 equally spaced phases that are each running at the speed of 78 MHz. The main focus of the design process has been on minimizing the amount of timing jitter and skew from the generated clock signals. The first part of this thesis mainly discusses the designing and implementation of the clock generator. Also the AD-converter topology and some of its sampling phenomenon are described briefly. The final part presents the measurement and skew calibration results of the clock generator's final version. The final measurements of the DLL-clock generator defines that the maximum timing jitter and skew for the output phases are 1 ps and 43 ps respectively. The skew can be calibrated using the 8-bit skew calibrator with 0.5 ps accuracy. Because either the timing jitter or the skew could not be measured at first directly from the output spectrum of the AD-converter, a test measurement board had to be used. This adds extra noise and error components into the measured signals. Due to this it can be expected that the real phases that are generated for the 24 interleaved fingers of the AD-converter are better than the measured ones. The microchip has been implemented with Austria Microsystems (AMS) 0.35 μm SiGe BiCMOS process technology, but only CMOS-transistors were used in the clock generator block. |
| ED: | 2009-10-07 |
INSSI tietueen numero: 38438
+ lisää koriin
« edellinen | seuraava »
INSSI