haku: @keyword time-domain / yhteensä: 2
viite: 1 / 2
« edellinen | seuraava »
Tekijä: | Rodriguez Ramos, Alejandro |
Työn nimi: | Low-power and high-fanout bus design techniques |
Julkaisutyyppi: | Final Project-työ |
Julkaisuvuosi: | 2014 |
Sivut: | vii + 49 s. + liitt. 17 Kieli: eng |
Koulu/Laitos/Osasto: | Mikro- ja nanotekniikan laitos |
Oppiaine: | Mikro- ja nanotekniikka (S3010) |
Valvoja: | Ryynänen, Jussi |
Ohjaaja: | Koskinen, Lauri |
Elektroninen julkaisu: | http://urn.fi/URN:NBN:fi:aalto-201407012290 |
OEVS: | Sähköinen arkistokappale on luettavissa Aalto Thesis Databasen kautta.
Ohje Digitaalisten opinnäytteiden lukeminen Aalto-yliopiston Harald Herlin -oppimiskeskuksen suljetussa verkossaOppimiskeskuksen suljetussa verkossa voi lukea sellaisia digitaalisia ja digitoituja opinnäytteitä, joille ei ole saatu julkaisulupaa avoimessa verkossa. Oppimiskeskuksen yhteystiedot ja aukioloajat: https://learningcentre.aalto.fi/fi/harald-herlin-oppimiskeskus/ Opinnäytteitä voi lukea Oppimiskeskuksen asiakaskoneilla, joita löytyy kaikista kerroksista.
Kirjautuminen asiakaskoneille
Opinnäytteen avaaminen
Opinnäytteen lukeminen
Opinnäytteen tulostus
|
Sijainti: | P1 Ark Aalto 1606 | Arkisto |
Avainsanat: | low-power high-fanout bus hardware neural networks network-on-chip pulse width modulation time-domain pulse width modulation wire model repeater |
Tiivistelmä (eng): | Low-power techniques pose an important concern, when designing autonomous electronic devices. Most of the upcoming applications increasingly demand high performance and low-power consumption. In this thesis work, two low-power and high-fanout bus design techniques are reviewed. Pulse Width Modulation (PWM) and Time-Domain Conversion (TDC) approaches are elucidated. Schematic simulations (Cadence), quantitative and comparative results of both approaches are included. Additionally, on-chip wire theory is shown as well as some optimized bus simulation models (MATLAB), concluding with a summary of the main application areas for this techniques. Finally , two ready-to-use library cells are generated, as well as Verilog code for the TDC system. |
ED: | 2014-08-03 |
INSSI tietueen numero: 49380
+ lisää koriin
« edellinen | seuraava »
INSSI